Universidad
Politécnica de Madrid

El curso está orientado a profesionales con conocimientos básicos de arquitectura de computadores y de diseño de circuitos electrónicos a nivel RTL, preferentemente en SystemVerilog, que quieran profundizar en el modelado RTL de un procesador con arquitectura RISC-V, tanto en su versión básica como segmentada, el diseño de su jerarquía de memoria y el uso de instrucciones custom.

• Conceptos básicos de arquitectura de computadores.
• Características fundamentales del juego de instrucciones RISC-V.
• Implementación de un procesador RISC-V básico.
• Impacto de las técnicas de mejora del procesador sobre su rendimiento.
• Implementación de un procesador RISC-V avanzado.
• Jerarquía de memoria.
• Implementación de memoria(s) caché(s) sobre un procesador RISC-V.
• Extensión del juego de instrucciones RISC-V mediante modificación de su datapath.