Universidad
Politécnica de Madrid

El curso está orientado a profesionales con conocimientos básicos de diseño de circuitos electrónicos digitales usando algún HDL (p.ej. VHDL o Verilog) y les capacitará para el modelado eficiente de sistemas digitales complejos usando el lenguaje SystemVerilog, la construcción de bancos de test con auto-verificación empleando aserciones (SVA) y el modelado de entornos de test y agentes empleando las capacidades OOP de SystemVerilog.

• Revisión de nociones básicas de modelado y simulación con HDL tradicionales (VHDL, Verilog).
• Modelado eficiente de sistemas con SystemVerilog. Modelos parametrizables.
• SystemVerilog para Test. Diseño de bancos de test con auto-verificación.
• Aserciones en SystemVerilog: SVA. Verificación con SVA.
• OOP en SystemVerilog. Modelado de agentes.